導通試験器 DCT

1. ケーブル・アセンブリの導通試験

コネクタ付きケーブルやワイヤハーネスなどのケーブルアセンブリ (Cable Assembly) では

• 断線不良
• 短絡不良
• 誤配線不良
• 絶縁不良
• 耐電圧不良や部分放電不良

また、導通検査というのは原理的には簡単ですが、 ケーブルを動かしたり形を変えると不良になったりならなかったりという、 不安定な不良もあって、一筋縄ではゆかない場合があります。

絶縁不良の検査が不要な場合は、 簡単なマイクロコンピュータの I/O (Input/Outut) 回路を使った ケーブルチェッカがよく使われています。

絶縁不良の検査が必要な場合はやっかいで、 原理的に検査時間が長くなりますし、 検査システムも複雑になります。(注２)

かつて、当社がモールドコネクタを量産していた時代に、 電子回路で問題になる程度の絶縁不良と、 形状依存の不安定な不良も発見できることを目標に、 DCT(Dynamic Continuity Tester) と呼ばれるメカニズムを発明しました。 (注３)

この手法は当社の社内と外注先だけで使われてきたため、 ごく一部の人しか知らないのですが、

• メカニズムがユニーク
• 試料を動かしながらの動的検査が可能
• 通常は困難な絶縁抵抗検査が導通検査と同時にできる
• 視覚と聴覚による微妙な異常識別が可能

そろそろ公開してもよい時期になりましたので、以下、その原理を解説します。

2. DCT の原理

図１ - DCT の基本回路 (SR-FF の S, R 信号生成回路を省略)

DCTの基本回路は図１のとおりで、

• SR-FF - Set-Reset Flip-Flop 回路
• C1, C2, C3, C4, .. Cn-1. Cn - ケーブルアセンブリの試料導体
• L1, L2, L3, .. Ln-1, Ln - 遅延回路 (出力は Wired OR 可能)
• Set 信号 - L1, L2, L3, .. Ln-1, Ln が全て 0 になったとき 0 (SR-FF 出力が 1)
• Reset 信号 - L1, L2, L3, .. Ln-1, Ln が全て 1 になったとき 0 (SR-FF 出力が 0)

L1, L2, L3, .. Ln-1, Ln の論理素子は表１の真理値表を満たす 単なる遅延素子ですが、 入力に図２のようなヒステリシスがあって、 論理 1 の入力に接続された試料導体の抵抗が十分小さくないと 論理 1 にならず、 論理 1 の入力に接続された試料導体と他の導体の絶縁抵抗が十分大きくないと 論理 0 にならないように設計されていて、 導通試験と絶縁抵抗試験が同時にできるようになっています。

また、SR-FF, L1, L2, .. Ln のすべての論理素子は Wired OR 可能な出力になっていなければなりません。 このヒステリシスとWired OR出力が、 この発明の鍵になります。

真理値表 入力 出力 0 0 1 1 表１ - 論理素子 L1, L2, ..

図２ - L1, L2, .. の入出力特性

以上のすべての条件を満たした回路は、 試料導体に断線、短絡、誤配線、絶縁不良がなければ、 一種のLogical Oscilatorとして機能します。 通常のLogical Oscilatorは奇数個の否定回路を環(ring)状接続して作りますが、 この場合は全ての遅延素子の論理が 1 になったかどうかと、 全ての遅延素子の論理が 0 になったかどうかの確認が必要なので、 論理の反転を S-R FF で行っています。

試料に断線か誤配線があれば、 その導体が接続された遅延素子の論理は 0 のままになって発振停止します。

試料に短絡か絶縁不良があれば、 その間の遅延素子はWired OR出力により論理 1 に固定されますので、 全ての遅延素子が 0 になることができず、 発振停止します。

結局、試料が正常なら図１の回路は発振を持続し、 試料に断線、誤配線、短絡、絶縁不良なら発振が停止しますので、 発振が持続するかどうかで良否の判定ができ、 不良により発振が停止した場合は、 論理 1 と論理 0 の不連続部分に不良があることがわかって、 遅延素子の論理を表示する機能をつけておけば、 視覚的に良否判定と不良箇所の特定の両方ができます。

さらに、この方式の利点は、 試料を動かしながら試験することで、試料が変形すると、 断線、短絡、絶縁不良が発生するという嫌なケースに対応することができますし、 発振周期の長短で絶縁不良の程度もわかります。

遅延素子の論理状態をLEDの ON/OFF で表示することで、 点滅のタイミングやパターンの変化から 多様な異常に気づくのがこのアナログ的デジタル回路の利点です。

3. 特殊な配線と不良パターンへの対応

試料に分岐がなければ、以上で十分ですが、 分岐がある場合は、図３のように接続します。 この場合も、2 つの遅延素子が同時に論理反転するため、 オペレータは分岐があることを視覚的に確認することができます。

図３ - 分岐のある試料への対応

ところが、これをやると新たな問題が発生します。 図４の分岐のあるケースで断線と短絡が同時に発生すると、 不良でありながら発振が止まらない場合があるのです。 発振の周期とタイミングの違いで「変だな」と気が付く可能性もありますが、 不良を見逃す可能性大です。

図４ - 基本回路のままでは不良判定が難しいケース

しかし、この問題には遅延素子のヒステリシスを活かした スマートな解決策があります。

試料導体が断線していれば前段の遅延素子の出力が 1 になっても 後続遅延素子の論理が 0 から 1 にならず、 試料導体が導通していて前段の遅延素子の出力が 0 になっても 後続遅遅延素子の論理が 1 から 0 に戻らないような高抵抗を すべての試料接続端子間に付加するのです。

図５ - 抵抗だけで難問解決

遅延素子の論理が 0 から 1 に変わるときは、 この抵抗を流れる電流が後続の遅延素子の論理を 1 にすることができず、 抵抗の低い試料導体が必要ですが、 遅延素子の論理が一旦 1 になると、 この抵抗が断線した試料に代わって断線試料直前の遅延素子の論理を 1 に保持します。

こうして、遅延素子のヒステリシスは、 導通検査と絶縁抵抗検査に加えて、 特殊な分岐パターンの断線・短絡(絶縁)同時不良対策という ２つの役割を果たすことになります。

図６ - 最終的な回路 (SR-FF の S, R 信号生成回路を省略)

かつて、最終的な導通検査回路は図６のようになりました。

4. 実用的な試験装置の設計

実用的な試験装置を作る場合は、

1. 多様な導体数への対応
2. 多様な分岐回路への対応

もちろん、試験導体の数が多いときは、高密度コネクタで治具との接続を行い、 治具側にダミー導体を用意するほうが有利です。

導体抵抗と絶縁抵抗の両方が判定できるような入力ヒステリシスを持つ遅延素子の実現 にもいろいろな方法がありますが、 私が最初にこれを作った昭和 40 年代には、 2a+2b 接点を持つ超小型リード・リレーとダーリントン接続トランジスタの組み合わせを 使いました。リレーの接点は 4a でも作れますし、 今なら半導体だけでもできます。

5. 注

5.1. 注１ - 導通検査

導通検査は、電気が通るべきところに通り、 通るべきでないところに通らないことを確認するわけですが、 通るか通らないかの判定には、 多くの規格がランプの点灯やブザーの鳴動を使う手法を採用しています。

こういった曖昧な検査が実用になる理由は、 組み立て前の部品段階の検査として、 構造、耐電圧、絶縁抵抗試験等の検査が行われているためです。

5.2. 注２ - 絶縁抵抗試験

絶縁抵抗試験は比較的高電圧の微小電流測定になりますから、 装置も複雑で測定時間も長くなります。 従って、通常の導通検査では考慮しないのですが、 モールドコネクタなどの場合は、 成形前の下加工や成形時の熔融樹脂や圧力によって、 短絡まではゆかない絶縁低下を生ずることがあって、 できれば採用したい検査の１つです。

耐電圧試験になると、もっと大事で、感電の危険も大きいですから、 よほどの場合以外は部品レベルで実施しておきます。 なお、耐電圧試験もその根拠は曖昧で、 長年うまく機能してきたからというのが根拠(言い訳)になっています。

5.1. 注３ - 特許 昭 54-12764

この発明の特許権は既に消滅しています。 文系の弁理士さんが作成した特許広報は私には理解できません。 他のほとんどの特許がそうですが。